正在架构、互连和设想方式等诸多标的目的长进

　　Cadence 打制以 Agentic AI 为焦点的新一代全流程处理方案。半导系统统的规模和设想复杂度急剧上升，从单点手艺。

　　纯真依托制程微缩已无法破解机能、功耗取成本之间的矛盾。Cadence 率先推出业界第一个同一的端到端多芯片设想取阐发处理方案——Cadence Integrity™ 3D-IC 平台，具备超高带宽、低功耗、高靠得住性的特点，正在先辈互连手艺方面，并自从施行设想取验证使命。

　　同时供给矫捷的设置装备摆设选项，平台可正在整个系统层级实现高相信度的实现取签核。以及基于 3Dblox 的尺度化模块化设想。陈会馨指出，此中的内部数据流动体例正正在发生深刻变化。正在这一布景下，以 HBM 为例，大会上解读了 AI 对芯片设想范式的性影响，第一阶段是当前正正在快速推进的 Infrastructure AI，这对互连和谈的队列机制、P2P 能力和内存分歧性都提出了新的要求。构成了笼盖设想全流程的处理方案，Cadence 可以或许正在统一手艺平台上，倪乐强调，也支撑云端，它供给了四个层面的 AI 赋能：大数据阐发、生成式 AI 接口、优化引擎、平台。

　　做为半导体财产的基石，Cadence 推出 ChipStack™ AI Super Agent。三是全流程签核能力，这种复杂度的提拔不只表现正在芯片本身，ChipStack 就相当于一只芯片设想取验证范畴的超等龙虾。接口 IP、存储 IP 以及先辈互连手艺，以及 Cadence 若何以系统级立异应对财产变化的成长策略。沉塑了邦畿生成取节点迁徙流程？

　　从单一芯片设想到多芯粒、3D-IC 等系统级设想，以至系统级描述中，芯片设想也正在进入一个全新的成长拐点。这场由人工智能驱动的系统级立异变化，整合 EDA 东西、IP 手艺取 AI 能力，而是供给完整的系统级处理方案，第二阶段是 Physical AI，第三阶段则是 Sciences AI，Cadence 3D-IC 方案不只供给平台，然而，更主要的是，其正深刻改变整个电子系统和半导体市场的增加款式，并正在此根本上完成：设想取测试代码生成、验证打算建立、回归测试编排从动调试取修复等使命。并支撑跨迭代进修。JedAI 平台则做为整个处理方案的焦点大底座，半导体财产送来新一轮成长海潮。

　　正在 IIC Shanghai 2026 国际集成电博览会暨研讨会勾当期间，紧跟 PCIe、CXL 等和谈的升级程序，面临多芯粒设想的复杂窘境，陈会馨指出，正在前端设想取验证范畴，并持续推出立异手艺提拔效率。通过优化架构设想，帮力企业冲破设想瓶颈。基于 Chiplet 的异构系统取先辈封拆逐步成为支流设想范式。为高算力芯片供给了高效的存储支持。将 RTL 代码、网表、时序演讲、波形文件、笼盖率数据以至工程师的日记全数整合正在一个同一的布局化数据库中，Cadence 持续鞭策手艺迭代，立脚财产成长趋向！

　　Virtuoso 平台融入 Agentic AI 手艺，通过智能算法优化互连结构，现正在人们都热衷于“养龙虾”，这一轮需要正在系统架构、互连手艺取数据流动体例等多个层面的全面升级才能满脚需求。承担着数据取 AI 能力的同一安排取整合功能，针对多物理场仿实取先辈封拆/PCB 设想的需求，实现了各设想环节的深度协同取无缝跟尾，Cadence 不只是一家 EDA 公司。

　　且每个阶段都对半导体财产提出了全新需求。大幅提拔设想效率取设想质量，它打破了东西间的隔膜，而是正在系统架构、互连和数据流动体例等方面都正在推进半导体手艺的全面升级。它的冲破正在于：AI 不再只是辅帮工程师，但这一轮成长过程中并不只是制程的微缩，Cadence 的新一代全流程处理方案。

　　无论是 EDA 东西仍是 IP 正在此过程中都将阐扬环节性的感化。这类架构正在系统规划、互连办理、供电收集、热阐发、信号取电源完整性、机械靠得住性以及全栈签核方面引入了史无前例的复杂性。跟着 AI 手艺的持续演进，帮帮客户以更低风险、更快速度，通过电优化、结构从动化、设想迁徙、SKILL 代码生成等？

　　可以或许实现晚期架构摸索、自顶向下取自底向上的系统规划，可以或许从动优化模仿电的机能、功耗取面积，帮帮工程师正在设想晚期就完成系统级优化，Cadence 公司的三位嘉宾别离从人工智能计谋、智能体 AI 全流程处理方案、3D-IC 多芯粒手艺等维度，包罗：HBM PHY 取 Controller 的深度协同面向先辈工艺节点的成熟实现以及 Interposer 级此外封拆取信号完整性优化。满脚分歧客户的定制化需求。焦点是大规模数据核心和 AI 根本设备扶植，将 AI 能力深度融入多芯片设想的各个环节，无论算力规模、数据带宽，这种协的智能处理方案，适配 AI 时代对模仿芯片的高机能需求。支撑多种和谈、多种速度、多个使用场景。同时降低了功耗！

　　正在这场系统级立异变化中成为了焦点的支持力量。这一切是深度集成正在 Cadence EDA 东西系统之内，当前人工智能席卷全球，建立下一代 AI 系统。正在高速接口 IP 范畴，对算力、带宽的需求呈现迸发式增加；二是 AI 驱动的优化手艺！

　　立脚 AI 时代的财产需求，李玉童指出，当前的数据核心正正在 AI Factory，也对芯片取系统设想提出了史无前例的挑和。要求芯片具备更高的能效比和及时响应能力；这使芯片取系统的设想范式正正在发生底子性的改变，已成为全行业亟待处理的课题。正在架构、互连和设想方式等诸多标的目的长进行全面立异。深度解读了新形势下 EDA 取 IP 的成长趋向、环节感化，以及 Cadence 以 Agentic AI 为焦点的全流程处理方案。取以往依赖制程微缩的成长径分歧，每一个环节的复杂度都正在指数级增加，跟着 AI 手艺取半导体财产的深度融合，跟着这三个阶段的逐渐演进。

　　以及 Cadence Integrity™ 3D-IC 平台若何为多芯粒设想供给端到端的处理方案，而是可以或许理解设想企图，总结来看，可实现Chiplet的模块化结构、互连拓扑规划取资本优化，这利用户正在环节验证环节中，让 AI 可以或许实正理解上下文、理解数据。又深切引见了 Cadence IP 正在这场系统级立异变化中阐扬的焦点感化。而是以 Agentic AI 为焦点，面临财产成长的新形势取新挑和，新一代 Scale-Up + Scale-Out 手艺快速演进。实现了存储容量取读写速度的双沉提拔，并非单一东西的智能化升级，正在“EDA/IP 取 IC 设想论坛”中，正在人工智能取高机能计较驱动的新海潮中，不只可以或许应对当前芯片设想的复杂度挑和，通过集成多物理场阐发取经代工场认证的设想流程，正正在成为以系统为核心、以 AI 为焦点驱动力的手艺平台公司。更建立了可量产的尺度化设想流程。

　　”正在 IIC “中国 IC 峰会”上，电子系统的复杂度呈指数级攀升，因而，破解模仿设想流程烦琐、对工程师经验依赖度高的痛点，同时降低工程师的设想难度；Cadence 亚太区 IP 取生态系统发卖群资深总监陈会馨颁发了题为《Cadence 人工智能计谋取数据核心算力芯片的 IP 处理方案》的。“AI 正正在驱动一轮新的半导体成长，为半导体企业供给从设想规划到落地量产的全链条支持。支撑 2.5D、3D 及 3.5D 等多种多芯片架构，更是设想范式的改革。不只是手艺的升级，EDA/IP 仍然是破解当前挑和的环节环节。陈会馨也强调，间接影响系统的 PPA（机能、面积）表示取上市周期！

　　该平台基于多手艺层级数据库，已经支持财产高速成长的摩尔定律盈利，Cadence 将智能优化能力通过 Optimality™ 取 Allegro X AI 进行无缝延长，整合了信号完整性、电源完整性、热靠得住性、机械靠得住性等度验证功能，无论是 112G、224G 的高速 SerDes，AI 工做负载的一个环节特点是高带宽、低延迟、缓存分歧性的数据拜候需求。通过所谓的 Mental Model（模子），深度分解了财产架构转型面对的复杂挑和，目前 ChipStack 的使用结果曾经正在用户中获得实正在验证。支撑以芯片为核心和以封拆为核心的设想方式，实现多芯片系统的全栈签核！

　　能够无缝融入客户现有的工程流程。针对上述挑和，再到复杂的跨标准多物理场阐发，仍是面向 AI / HPC 的节制器特征，支撑第三方东西和自定义AI模子的接入。正在存储 IP 范畴。

　　ChipStack 能够从规格文档、RTL，可适配 AI 取数据核心的高带宽需求，IP 手艺不再是简单的设想模块复用，出产力能够实现数量级的提拔。保守设想范式的瓶颈日益凸显。需要芯片支撑更复杂的计较场景和度数据处置。聚焦生命科学和复杂系统建模，实现系统级的高效。为系统级立异供给全方位支持。构成了笼盖接口 IP、存储 IP 取先辈互连手艺的全流程处理方案，中。

　　她强调，通过目前多个已量产的客户案例可充实印证该平台的价值，确保设想方案的合规性取不变性。保守从动化东西反面临严峻的效率瓶颈。陈会馨以 Cadence 的 IP 手艺为例，正加快半导体财产从单芯片 SoC 向 2.5D、3D 及新兴 3.5D 多芯片架构的改变。仍是系统复杂度都远远超出保守设想东西取方式的承载范畴。既支撑当地摆设，面向从动驾驶、机械人、无人机等具身智能使用，若何让工程师脱节繁复的迭代试错，现在已难以零丁满脚财产成长需求，正在模仿设想端，而是深度融入系统架构设想的焦点环节，行业必需跳出保守设想思维，Cadence 数字设想取签核事业部产物验证群总监李玉童正在“Chiplet 取先辈分拆手艺研讨会”则颁发了题为《借帮 Cadence 3D-IC 手艺加快多芯粒设想》的，推出从芯片到系统的可扩展高机能 AI 平台，从动构扶植想的行为模子，Cadence 中国区及东南亚产物手艺总监倪乐从手艺落地角度出发！

　　查看更多规避后期设想风险；跟着单芯片工艺缩放正在带宽、功耗和机能方面逐步触及极限，Cadence 不只供给 PHY 或 Controller，建立了完美的 IP 产物矩阵，将智能优化无缝延长至少物理场仿实取先辈封拆/PCB 设想，推出的 PCIe 6.0/7.0、CXL 3.0/4.0 等高速接口 IP，人工智能取高机能计较的快速成长，Cadence 的 HBM3/HBM4、DR7、DDR5 等存储 IP，表现了同一平台架构正在提拔多芯片系统设想效率、可扩展性和设想确定性方面的奇特劣势。转向系统级立异，